当前位置 > 首页 > 国内新闻 > 正文

AXI4_stream to video out测试_fpga_a1254484594的博客-CSDN博客
  • 发布时间:2020-03-08
  • www.heeldynasty.cn
  • 一、概述?Xilinx中的视频数据通常通过AXI4_stream总线传输,Xilinx提供AXI4_stream给视频输出IP核,后者可以将AXI4_stream中的视频流转换并输出为普通的dvp视频定时输出。

    axi4_stream videoout模块需要输入视频数据信号和视频定时信号,vtiming_in连接到vtc模块,video_in接口是axi4 _ streamslave,输入视频流。

    上面的视频流数据是用我自己写的ip生成的。

    ii。configure

    clock:AXIS 4 _ stream接口可以配置为与输出视频时钟异步或同步工作,并由AXIS 4 _ stream的时钟模式设置为视频输出内核。上图设置为同步时钟模式。

    时序:时序模式配置视频时序的控制模式。“主”是指车辆防盗控制模块处于主状态,即定时由车辆防盗控制模块产生和控制;从机是指视频转换模块处于从机模式,AXI4 _ stream到视频输出内核的视频接口控制视频转换模块产生时序。

    III,AXI4_stream Key Signals

    ready,Valid:Slave Sampling Pixel Data

    EOL(帧结束):Line End Signal,当时钟上升沿对每一行中的最后一个像素进行采样时,EOF必须为高电平,并且这两个信号有效。EOF映射到接口中的tlast

    sof(帧的开始):当每个帧开始处的第一个像素被采样时,帧开始信号必须有效,并映射到tuser

    ?在axi4接口中。3.AXI4流视频流生成模块共享

    自己编写的视频流输出IP核,生成8色条的视频信号。可以设置分辨率和帧传输间隔。

    下载地址:

    大雁塔农业网 版权所有© www.heeldynasty.cn 技术支持:大雁塔农业网 | 网站地图